Parallelization of brute-force attack on MD5 hash algorithm on FPGA

GILLELA, Maruthi, Václav PŘENOSIL and G. Venkat REDDY. Parallelization of brute-force attack on MD5 hash algorithm on FPGA. In IEEE. 32nd International Conference on VLSI Design, VLSID 2019. New York: IEEE, 2019, p. 88-93. ISBN 978-1-7281-0409-6. Available from: https://dx.doi.org/10.1109/VLSID.2019.00034.

Basic information

• Original name: Parallelization of brute-force attack on MD5 hash algorithm on FPGA
• Name in Czech: Paralelizace útoku brutální sílou na hashovací algoritmus MD5 pomocí FPGA
• Authors: GILLELA, Maruthi (356 India, guarantor), Václav PŘENOSIL (203 Czech Republic, belonging to the institution) and G. Venkat REDDY.
• Edition: New York, 32nd International Conference on VLSI Design, VLSID 2019, p. 88-93, 6 pp. 2019.
• Publisher: IEEE

Other information

• Original language: English
• Type of outcome: Proceedings paper
• Field of Study: 10201 Computer sciences, information science, bioinformatics
• Country of publisher: Germany
• Confidentiality degree: is not subject to a state or trade secret
• Publication form: printed version "print"
• WWW: URL
• RIV identification code: RIV/00216224:14330/19:00115599
• Organization unit: Faculty of Informatics
• ISBN: 978-1-7281-0409-6
• ISSN: 1063-9667
• Doi: http://dx.doi.org/10.1109/VLSID.2019.00034
• UT WoS: 000470061200016
• Keywords (in Czech): LUT; HDL; GPU; IP core
• Keywords in English: LUT; HDL; GPU; IP core
• Tags: Brute-force attack, firank_B
• Tags: Reviewed

Abstract

FPGA implementation of MD5 hash algorithm is faster than its software counterpart, but a pre-image brute-force attack on MD5 hash still needs 2 power 128 iterations theoretically. This work attempts to improve the speed of the brute-force attack on the MD5 algorithm using hardware implementation. A full 64-stage pipelining is done for MD5 hash generation and three architectures are presented for guess password generation. A 32/34/26-instance parallelization of MD5 hash generator and password generator pair is done to search for a password that was hashed using the MD5 algorithm. The total performance of about 6G trials/second has been achieved using a single Virtex-7 FPGA device.

Abstract (in Czech)

Hashovací algoritmu MD5 implementovaný v FPGA je rychlejší než softwarová realizace, ale útok hrubou silou na hashovací algoritmus MD5 vyžaduje teoreticky 2 na 128 iterací. Tato práce se pokouší zvýšit rychlost útoku hrubou silou na algoritmus MD5 pomocí HW. Pro generování hashů MD5 je použit úplné 64-stavový pipelining a jsou prezentovány tři architektury pro hledání hesel. K vyhledání hesla, které bylo hashováno pomocí algoritmu MD5, je provedena paralelizace 32/34/26 instancí generátoru hashů a generátoru hesel MD5. Celkový výkon přibližně 6G pokusů za sekundu byl dosažen pomocí jediného zařízení FPGA Virtex-7.