A 2004

Verification Results in Liberouter Project

HOLEČEK, Jan, Tomáš KRATOCHVÍLA, Vojtěch ŘEHÁK, David ŠAFRÁNEK, Pavel ŠIMEČEK et. al.

Basic information

Original name

Verification Results in Liberouter Project

Name in Czech

Výsledky verifikace v rámci projektu Liberouter

Authors

HOLEČEK, Jan (203 Czech Republic), Tomáš KRATOCHVÍLA (203 Czech Republic), Vojtěch ŘEHÁK (203 Czech Republic), David ŠAFRÁNEK (203 Czech Republic, guarantor) and Pavel ŠIMEČEK (203 Czech Republic)

Edition

Praha, CESNET Technical Report No. 03/2004, 2004

Publisher

CESNET, z.s.p.o.

Other information

Language

English

Type of outcome

Audiovisual works

Field of Study

10201 Computer sciences, information science, bioinformatics

Country of publisher

Czech Republic

Confidentiality degree

is not subject to a state or trade secret

References:

URL

RIV identification code

RIV/00216224:14330/04:00010306

Organization unit

Faculty of Informatics

Keywords in English

formal verification; programmable hardware; FPGA; Cadence SMV; VHDL; Verilog

Tags

Cadence SMV, formal verification, FPGA, programmable hardware, Verilog, VHDL
Changed: 24/1/2005 17:02, doc. RNDr. Vojtěch Řehák, Ph.D.

Abstract

ORIG CZ

V originále

This technical report presents current results of the formal verification of VHDL design of Liberouter and Scampi hardware accelerator card for packet routing, originating from the Liberouter project. We use the symbolic model checker Cadence SMV to prove desired properties of separate units of the design. We have verified many properties of the number of units. Moreover, we have also gained precious experiences concerning the fight with the state explosion problem.

In Czech

Tato technická zpráva popisuje naše výsledky verifikace hardwarových návrhů komponent karet Liberouter a Scampi v rámci projektu Liberouter. Používáme symbolický model checker Cadence SMV, do jehož vstupního jazyka převádíme zdrojový VHDL kód přes Verilog. Tímto způsobem jsme ověřili mnoho vlastností HW komponent.

Links

GA201/03/0509, research and development project
Name: Automatizovaná verifikace paralelních a distribuovaných systémů
Investor: Czech Science Foundation, Automated Verification of Parallel and Distributed Systems
MSM 000000001, plan (intention)
Name: Vysokorychlostní síť národního výzkumu a její nové aplikace
MSM 143300001, plan (intention)
Name: Nesekvenční modely výpočtů - kvantové a souběžné distribuované modely výpočetních procesů
Investor: Ministry of Education, Youth and Sports of the CR, Non-sequential Models of Computing -- Quantum and Concurrent Distributed Models of Computing
Displayed: 23/3/2025 03:35