Parallelization of brute-force attack on MD5 hash algorithm on FPGA

GILLELA, Maruthi; Václav PŘENOSIL a G. Venkat REDDY. Parallelization of brute-force attack on MD5 hash algorithm on FPGA. In IEEE. 32nd International Conference on VLSI Design, VLSID 2019. New York: IEEE, 2019, s. 88-93. ISBN 978-1-7281-0409-6. Dostupné z: https://doi.org/10.1109/VLSID.2019.00034.

Základní údaje

Originální název

Parallelization of brute-force attack on MD5 hash algorithm on FPGA

Název česky

Paralelizace útoku brutální sílou na hashovací algoritmus MD5 pomocí FPGA

Autoři

GILLELA, Maruthi; Václav PŘENOSIL a G. Venkat REDDY

Vydání

New York, 32nd International Conference on VLSI Design, VLSID 2019, od s. 88-93, 6 s. 2019

Nakladatel

IEEE

---

Další údaje

Jazyk

angličtina

Typ výsledku

Stať ve sborníku

Obor

10201 Computer sciences, information science, bioinformatics

Stát vydavatele

Německo

Utajení

není předmětem státního či obchodního tajemství

Forma vydání

tištěná verze "print"

Odkazy

URL

Označené pro přenos do RIV

Ano

Kód RIV

RIV/00216224:14330/19:00115599

Organizační jednotka

Fakulta informatiky

ISBN

978-1-7281-0409-6

ISSN

DOI

https://doi.org/10.1109/VLSID.2019.00034

UT WoS

000470061200016

EID Scopus

2-s2.0-85066906531

Klíčová slova česky

LUT; HDL; GPU; IP core

Klíčová slova anglicky

LUT; HDL; GPU; IP core

Štítky

Brute-force attack, firank_B

Příznaky

Recenzováno

---

Anotace

V originále

FPGA implementation of MD5 hash algorithm is faster than its software counterpart, but a pre-image brute-force attack on MD5 hash still needs 2 power 128 iterations theoretically. This work attempts to improve the speed of the brute-force attack on the MD5 algorithm using hardware implementation. A full 64-stage pipelining is done for MD5 hash generation and three architectures are presented for guess password generation. A 32/34/26-instance parallelization of MD5 hash generator and password generator pair is done to search for a password that was hashed using the MD5 algorithm. The total performance of about 6G trials/second has been achieved using a single Virtex-7 FPGA device.

Česky

Hashovací algoritmu MD5 implementovaný v FPGA je rychlejší než softwarová realizace, ale útok hrubou silou na hashovací algoritmus MD5 vyžaduje teoreticky 2 na 128 iterací. Tato práce se pokouší zvýšit rychlost útoku hrubou silou na algoritmus MD5 pomocí HW. Pro generování hashů MD5 je použit úplné 64-stavový pipelining a jsou prezentovány tři architektury pro hledání hesel. K vyhledání hesla, které bylo hashováno pomocí algoritmu MD5, je provedena paralelizace 32/34/26 instancí generátoru hashů a generátoru hesel MD5. Celkový výkon přibližně 6G pokusů za sekundu byl dosažen pomocí jediného zařízení FPGA Virtex-7.

Přiložené soubory

2018_11_14_article-Brute_force_attack_final.pdf

Požádat o autorskou verzi souboru

Práva souboru pro čtení

×