Masarykova univerzita

Výpis publikací

česky | in English

Filtrování publikací

    2007

    1. Verifying VHDL Designs with Multiple Clocks in SMV
      SMRČKA, Aleš, Vojtěch ŘEHÁK, Tomáš VOJNAR, David ŠAFRÁNEK, Petr MATOUŠEK a Zdeněk ŘEHÁK. Verifying VHDL Designs with Multiple Clocks in SMV. In Formal Methods Applications and Technology, 11th International Workshop on Formal Methods for Industrial Critical Systems, FMICS 2006, and 5th International Workshop on Parallel and Distributed Methods in Verification, PDMC 2006. Bonn: Springer-Verlag, 2007, s. 148-164, 16 s. ISBN 978-3-540-70951-0.
      Název česky: Verifikace VHDL programů s více hodinami pomocí SMV
      RIV/00216224:14330/07:00019329 Stať ve sborníku. Informatika. angličtina. Německo.
      Smrčka, Aleš (203 Česká republika) -- Řehák, Vojtěch (203 Česká republika) -- Vojnar, Tomáš (203 Česká republika) -- Šafránek, David (203 Česká republika, garant) -- Matoušek, Petr (203 Česká republika) -- Řehák, Zdeněk (203 Česká republika)
      Klíčová slova anglicky: formal verification; model checking; VHDL; asynchronous clock domains
      Druh sborníku: postkonferenční sborník
      Mezinárodní význam: ano
      Recenzováno: ano
      Změnil: doc. RNDr. David Šafránek, Ph.D., učo 3159. Změněno: 9. 4. 2010 16:10.
      Podrobněji: https://is.muni.cz/publication/639264/cs

    2004

    1. How to Formalize FPGA Hardware Design
      HOLEČEK, Jan, Tomáš KRATOCHVÍLA, Vojtěch ŘEHÁK, David ŠAFRÁNEK a Pavel ŠIMEČEK. How to Formalize FPGA Hardware Design. Praha: CESNET, z.s.p.o., 2004. CESNET Technical Report No. 04/2004.
      URL
      Název česky: Kterak formalizovat hardwarový design FPGA čipů
      RIV/00216224:14330/04:00010387 Audiovizuální tvorba. Informatika. angličtina. Česká republika.
      Holeček, Jan (203 Česká republika) -- Kratochvíla, Tomáš (203 Česká republika) -- Řehák, Vojtěch (203 Česká republika, garant) -- Šafránek, David (203 Česká republika) -- Šimeček, Pavel (203 Česká republika)
      Klíčová slova anglicky: formal verification; programmable hardware; FPGA; Cadence SMV; VHDL
      Změnil: doc. RNDr. Vojtěch Řehák, Ph.D., učo 3721. Změněno: 14. 2. 2005 11:11.
      Podrobněji: https://is.muni.cz/publication/559201/cs
    2. Verification Process of Hardware Design in Liberouter Project
      HOLEČEK, Jan, Tomáš KRATOCHVÍLA, Vojtěch ŘEHÁK, David ŠAFRÁNEK a Pavel ŠIMEČEK. Verification Process of Hardware Design in Liberouter Project. Praha: CESNET z.s.p.o., 2004. CESNET Technical Report No. 05/2004.
      URL
      Název česky: Proces verifikace hardwarového návrhu v projektu Liberouter
      RIV/00216224:14330/04:00010547 Audiovizuální tvorba. Informatika. angličtina. Česká republika.
      Holeček, Jan (203 Česká republika, garant) -- Kratochvíla, Tomáš (203 Česká republika) -- Řehák, Vojtěch (203 Česká republika) -- Šafránek, David (203 Česká republika) -- Šimeček, Pavel (203 Česká republika)
      Klíčová slova anglicky: formal verification; Liberouter; Cadence SMV; VHDL
      Změnil: doc. RNDr. Vojtěch Řehák, Ph.D., učo 3721. Změněno: 24. 1. 2005 17:02.
      Podrobněji: https://is.muni.cz/publication/561408/cs
    3. Verification Results in Liberouter Project
      HOLEČEK, Jan, Tomáš KRATOCHVÍLA, Vojtěch ŘEHÁK, David ŠAFRÁNEK a Pavel ŠIMEČEK. Verification Results in Liberouter Project. Praha: CESNET, z.s.p.o., 2004. CESNET Technical Report No. 03/2004.
      URL
      Název česky: Výsledky verifikace v rámci projektu Liberouter
      RIV/00216224:14330/04:00010306 Audiovizuální tvorba. Informatika. angličtina. Česká republika.
      Holeček, Jan (203 Česká republika) -- Kratochvíla, Tomáš (203 Česká republika) -- Řehák, Vojtěch (203 Česká republika) -- Šafránek, David (203 Česká republika, garant) -- Šimeček, Pavel (203 Česká republika)
      Klíčová slova anglicky: formal verification; programmable hardware; FPGA; Cadence SMV; VHDL; Verilog
      Změnil: doc. RNDr. Vojtěch Řehák, Ph.D., učo 3721. Změněno: 24. 1. 2005 17:02.
      Podrobněji: https://is.muni.cz/publication/558042/cs
Zobrazeno: 19. 10. 2024 16:28